Navegando por Autor "Santos Júnior, Carlos Eduardo de Barros"
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Dissertação Proposta de implementação dos algoritmos de hash MD5 e SHA-1 em hardware reconfigurável(2018-06-20) Santos Júnior, Carlos Eduardo de Barros; Fernandes, Marcelo Augusto Costa; ; ; Cansian, Adriano Mauro; ; Silva, Carlos Eduardo da; ; Silva, Ivanovitch Medeiros Dantas da; ; Roda, Valentin Obac;Este trabalho tem como objetivo propor dois hardwares de aplicação específica (Application Specific System Processor, ASSP), sendo um para o algoritmo MD5 e o outro para o algoritmo SHA-1, ambos implementados em um Field Programmable Gate Array (FPGA) Xilinx Virtex 6 xc6vlx240t-1ff1156. As métricas utilizadas para verificar a eficácia das implementações foram a vazão dos dados (throughput), a área de circuito ocupada, e o consumo de energia. Na qual cada uma foi analisada para várias implementações em instâncias paralelas dos algoritmos. Os resultados mostraram que o hardware proposto para o MD5 alcançou um throughput bem superior aos encontrados em artigos publicados e foi possível implementar 320 instâncias do algoritmo em um único FPGA. Para o algoritmo SHA-1 o throughput e a área ocupada pelos circuitos internos no chip também foram surpreendentes. Várias aplicações como, recuperação de senha (por meio do ataque de força bruta), validação de senha e verificação de integridade de grande volume de dados podem ser executadas de forma eficiente e rápida com um ASSP para o MD5 e para o SHA-1. A métrica do consumo de energia foi avaliada por meio de uma análise comparativa com outras três plataformas de hardware distintas, sendo um micro-processador (µP) de 8 bits, um µP de 32 bits e os hardwares de aplicação específica projetados para cada algoritmo. Os resultados de estimativa de consumo a partir do tempo de processamento (medidos em laboratório) mostram que a utilização dos hardwares dedicados apresentam ganhos significativos de economia de energia.Tese Reconfigurable hardware architecture for SHA-256 hashing in blockchain and IoT applications(Universidade Federal do Rio Grande do Norte, 2024-12-11) Santos Júnior, Carlos Eduardo de Barros; Fernandes, Marcelo Augusto Costa; Silva, Sérgio Natan; https://orcid.org/0000-0001-7536-2506; http://lattes.cnpq.br/3475337353676349; http://lattes.cnpq.br/1334493042199015; Dias, Leonardo Alves; Silva, Lucileide Medeiros Dantas da; Coutinho, Maria Gracielly FernandesÀ medida que o uso de dispositivos IoT continua a crescer, garantir uma troca de dados segura e de baixa latência tornou-se uma necessidade essencial, impulsionando pesquisas em soluções baseadas em blockchain para atender a esses requisitos. Em resposta a essa demanda, esta tese apresenta uma arquitetura de hardware reconfigurável para o algoritmo de hash SHA-256, com foco em aplicações de blockchain e IoT, utilizando FPGAs (Field Programmable Gate Arrays) como hardware alvo para maximizar o desempenho e a eficiência em processos de segurança de dados. A implementação proposta em FPGA oferece adaptabilidade para diferentes ambientes, desde servidores de rede até dispositivos IoT com restrições de energia. As principais inovações desta proposta incluem um sistema de paralelismo multinúcleo que otimiza o uso dos elementos disponíveis na FPGA e uma análise estruturada do consumo desses recursos, considerando tanto a frequência de clock quanto o throughput. Adicionalmente, a tese contempla uma análise de consumo de energia, comparando o desempenho de consumo de potência entre diferentes arquiteturas de hardware. O design proposto alcançou a implementação de 16 núcleos paralelos em um FPGA Xilinx Virtex 6 xc6vlx240t-1ff1156, atingindo um throughput máximo de 1,4Gbps e consumo de potência dinâmica de 0,452W. Este desempenho representa um speedUp de até 16x em relação a modelos FPGA anteriores e uma redução de até 234,52x no consumo de potência dinâmica quando comparado a implementação de pesquisas anteriores. Comparações adicionais foram realizadas com outras arquiteturas de hardware, como microcontroladores de 8 e 16 bits, processadores de uso geral e GPUs. Os resultados evidenciam a versatilidade e escalabilidade da implementação do SHA-256 em FPGA para aplicações que exigem alto throughput e eficiência no consumo de potência, posicionando este trabalho como uma contribuição significativa à segurança da informação e desempenho computacional em ambientes de IoT no contexto de blockchain.