Navegando por Autor "Lopes, Danniel Cavalcante"
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Tese Implementação de uma arquitetura fuzzy neural em hardware com treinamento online(Universidade Federal do Rio Grande do Norte, 2014-06-06) Prado, Rafael Nunes de Almeida; Melo, Jorge Dantas de; ; http://lattes.cnpq.br/7325007451912598; ; Neto, Adriao Duarte Doria; ; http://lattes.cnpq.br/1987295209521433; Oliveira, Jose Alberto Nicolau de; ; http://lattes.cnpq.br/2871134011057075; Lopes, Danniel Cavalcante; ; http://lattes.cnpq.br/5342832426660173; Nedjah, Nadia; ; http://lattes.cnpq.br/5417946704251656Os métodos de Inteligência Computacional vêm adquirindo espaço nas aplicações industriais devido a sua capacidade de solução de problemas na engenharia, conseqüentemente, os sistemas embarcados acompanham a tendência do uso das ferramentas computacionais inteligentes de forma embarcada em máquinas. Existem diversos trabalhos na área de sistemas embarcados e sistemas inteligentes puros ou híbridos, porém, são poucos os que uniram ambas as áreas em um só projeto. O objetivo deste trabalho foi implementar um sistema fuzzy neural adaptativo em hardware com treinamento online para embarque em Field Programable Gate Array - FPGA. A adaptação do sistema pode ocorrer durante a execução de uma determinada aplicação, visando melhora do desempenho de forma online. A arquitetura do sistema é modular, possibilitando a configuração de várias topologias de redes fuzzy neurais com treinamento online. Verificou-se que o sistema proposto obteve desempenho satisfatório quando aplicado a problemas de interpolação, classificação de padrões e a problemas industriais. Diante dos resultados dos experimentos foram discutidas as vantagens e desvantagens do treinamento online em hardware ser realizado de forma paralela e serializada, esta última forma proporcionou economia na área utilizada de FPGA, já a forma de treinamento paralelo demonstrou alto desempenho e reduzido tempo de processamento. O trabalho utilizou ferramentas de desenvolvimento disponíveis para circuitos FPGA.Tese Implementação de uma matriz de neurônios dinamicamente reconfigurável para descrição de topologias de redes neurais artificiais multilayer perceptrons(Universidade Federal do Rio Grande do Norte, 2015-09-04) Silva, Carlos Alberto de Albuquerque; Dória Neto, Adrião Duarte; ; http://lattes.cnpq.br/1987295209521433; ; http://lattes.cnpq.br/7963808444142138; Barbalho, David Simonetti; ; http://lattes.cnpq.br/7208859488227503; Melo, Jorge Dantas de; ; http://lattes.cnpq.br/7325007451912598; Oliveira, José Alberto Nicolau de; ; http://lattes.cnpq.br/2871134011057075; Lopes, Danniel Cavalcante; ; http://lattes.cnpq.br/5342832426660173; Ramos, Karla Darlene Nepomuceno; ; http://lattes.cnpq.br/2751239628595747As Redes Neurais Artificiais (RNAs), que constituem uma das ramificações da Inteligência Artificial (IA), estão sendo empregadas como solução para vários problemas complexos, existentes nas mais diversas áreas. Para a solução destes problemas torna-se indispensável que sua implementação seja feita em hardware. Em meio as estratégias a serem adotadas e satisfeitas durante a fase de projeto e implementação das RNAs em hardware, as conexões entre os neurônios são as que necessitam de maior atenção. Recentemente, encontram-se RNAs implementadas tanto em circuitos integrados de aplicação específica (Application Specific Integrated Circuits - ASIC) quanto em circuitos integrados, configurados pelo usuário, a exemplo dos Field Programmable Gate Array (FPGAs), que possuem a capacidade de serem reconfigurados parcialmente, em tempo de execução, formando, portanto, um Sistema Parcialmente Reconfigurável (SPR), cujo emprego proporciona diversas vantagens, tais como: flexibilidade na implementação e redução de custos. Tem-se observado um aumento considerado no uso destes dispositivos para a implementação de RNAs. Diante do exposto, propõe-se a implementação de uma matriz de neurônios dinamicamente reconfigurável no FPGA Virtex 6 da Xilinx, descrita em linguagem de hardware e que possa absorver projetos baseados em plataforma de sistemas embarcados, dedicados ao controle distribuído de equipamentos normalmente utilizados na indústria. Propõe-se ainda, que a configuração das topologias das RNAs que possam vir a ser formadas, seja realizada via software.Tese Implementação e avaliação de máquinas de comitê em um ambiente com múltiplos processadores embarcados em um único chip(Universidade Federal do Rio Grande do Norte, 2009-07-30) Lopes, Danniel Cavalcante; Melo, Jorge Dantas de; Dória Neto, Adrião Duarte; ; http://lattes.cnpq.br/1987295209521433; ; http://lattes.cnpq.br/7325007451912598; ; http://lattes.cnpq.br/5342832426660173; Lima, Manoel Eusébio; ; http://lattes.cnpq.br/4235825596747458; Ribeiro Neto, Pedro Fernandes; ; http://lattes.cnpq.br/3091123485499725; Guerreiro, Ana Maria Guimarães; ; http://lattes.cnpq.br/8556144121380013; Oliveira, José Alberto Nicolau de; ; http://lattes.cnpq.br/2871134011057075O número de aplicações baseadas em sistemas embarcados cresce significativamente a cada ano. Isso se deve ao fato de que, apesar de sistemas embarcados possuírem restrições e unidades de processamento simples, o desempenho desses tem melhorado a cada dia. Entretanto a complexidade das aplicações também cresce, fazendo com que sempre exista a necessidade de um desempenho melhor. Portanto, apesar dessa evolução, existem casos, nos quais, um sistema embarcado com uma única unidade de processamento não é suficiente para realizar o processamento das informações em tempo hábil. Para melhorar o desempenho destes sistemas, pode-se analisar a implementação de soluções com processamento paralelo e assim utilizar-los em aplicações mais complexas que exigem um alto desempenho. A idéia é avançar além das aplicações que já utilizam sistemas embarcados, explorando a utilização de um conjunto de unidades de processamento cooperando entre si para execução de um algoritmo inteligente. O número de trabalhos existentes nas áreas de processamento paralelo, sistemas inteligentes e sistemas embarcados é grande. Entretanto, trabalhos que unam essas três áreas para a solução de algum tipo de problema são reduzidos. Diante deste contexto, esse trabalho teve como objetivo utilizar ferramentas disponíveis para arquiteturas FPGA, desenvolvendo uma plataforma com múltiplos processadores para utilização em problemas de processamento inteligente com redes neurais artificiaisTese Modelo comportamental do capacitor ferroelétrico como unidade básica de neurônios artificiais e sua implementação em FPGA(Universidade Federal do Rio Grande do Norte, 2015-01-30) Silva, Alan Paulo Oliveira da; Guerreiro, Ana Maria Guimarães; ; http://lattes.cnpq.br/8556144121380013; ; http://lattes.cnpq.br/3077032897407238; Lopes, Danniel Cavalcante; ; http://lattes.cnpq.br/5342832426660173; Soares, Heliana Bezerra; ; http://lattes.cnpq.br/5057165446370629; Fernandes, Marcelo Augusto Costa; ; http://lattes.cnpq.br/3475337353676349; Sablon, Vicente Idalberto Becerra; ; http://lattes.cnpq.br/6350047853320576Este trabalho propõe a utilização do modelo comportamental do ciclo de histerese do capacitor ferroelétrico como uma nova alternativa às técnicas normalmente custosas no cálculo de funções não-lineares em neurônios artificiais implementados em plataforma de hardware reconfigurável, no caso, um dispositivo FPGA. Inicialmente a proposta foi validada por meio da implementação da lógica booleana através dos modelos digitais de dois neurônios artificiais: o Perceptron e uma variação do modelo Spiking Neuron Integrate and Fire, ambos utilizando o modelo também digital do ciclo de histerese do capacitor ferroelétrico como unidade básica não-linear no cálculo das saídas dos neurônios. Finalmente, foi utilizado um modelo analógico do capacitor ferroelétrico com o objetivo de verificar a sua eficácia e uma possível redução no número de elementos lógicos necessá- rios no caso da implementação dos neurônios em circuito integrado. As implementações foram realizadas por meio de modelos em Simulink e a sintetização dos mesmos foi feita com o auxílio do software DSP Builder, da Altera Corporation.