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Arquitetura com elevada taxa de processamento e reduzida largura de banda de memória para a estimação de movimento em vídeos digitais
(Universidade Federal do Rio Grande do Norte, 2011-03-30) Lopes, Alba Sandyra Bezerra; Silva, Ivan Saraiva; Agostini, Luciano Volcan; ; http://lattes.cnpq.br/9604735363839730; ; http://buscatextual.cnpq.br/buscatextual/visualizacv.do?id=K4780113E2; ; http://lattes.cnpq.br/2530210583057739; Kreutz, Márcio Eduardo; ; http://lattes.cnpq.br/6374279398246756; Jacobi, Ricardo Pezzuol; ; http://lattes.cnpq.br/5285476213900200
Diversos aparelhos eletrônicos atuais dão suporte à utilização de vídeos digitais: celulares, câmeras fotográficas, filmadoras e TVs digitais são alguns exemplos. Entretanto, esses vídeos, tal como foram capturados, apresentam uma grande quantidade de informação, utilizando milhões de bits para sua representação. Para realizar o armazenamento dos dados na sua forma primária, seria necessária uma quantidade enorme de espaço e uma grande largura de banda para realizar a transmissão. A compressão de vídeos torna-se, então, essencial para possibilitar o armazenamento e a transmissão destes dados. O estimador de movimento, um dos módulos do codificador, explora a redundância temporal existente nas sequências de vídeo para reduzir a quantidade de dados necessária à representação da informação. Este trabalho apresenta uma arquitetura em hardware para o estimador de movimento para vídeos de alta resolução, segundo o padrão H.264/AVC. O padrão H.264/AVC é o mais novo padrão de compressão de vídeos que possibilita, graças a uma série de inovações, alcançar elevadas taxas de compressão. A arquitetura apresentada neste trabalho foi projetada para permitir o máximo reuso de dados, visando a diminuição da largura de banda necessária para realizar o processo de estimação de movimento. É na estimação de movimento que residem os maiores ganhos do padrão e, por isso, este módulo é essencial para a eficiência do codificador como um todo. Este trabalho está inserido no projeto Rede H.264, que visa desenvolver tecnologia brasileira para o Sistema Brasileiro de Televisão Digital
Arquitetura de NoC tolerante a falhas com compartilhamento de roteadores
(Universidade Federal do Rio Grande do Norte, 2018-11-30) Silva Junior, Dogival Ferreira da; Pereira, Monica Magalhães; Kreutz, Márcio Eduardo; Lopes, Alba Sandyra Bezerra
Com a evolução da tecnologia CMOS e o aumento na densidade dos circuitos integrados, a probabilidade de falhas e defeitos aumentou de maneira considerável. Por esse motivo, tornou-se necessário incorporar tolerância a falhas em tempo de design nos projetos de circuitos, principalmente, em projetos complexos como os de rede em chip (NoCs). Neste trabalho, apresentamos uma NoC com uma solução de tolerância a falhas permanente e de baixo impacto, em que roteadores com falha se tornam switches, ao passo que o processador local se liga a um dos roteadores vizinhos para que a rede se mantenha funcional mesmo sob falhas. Para isso, foi modelada uma NoC em nível TLM (Transaction-level Modeling), utilizando a biblioteca SystemC, e foram feitos testes de latência em diferentes níveis de falha da rede, identificando os pontos chave desta solução de tolerância a falhas.
FRiDA: uma ferramenta de predição para rápida exploração do espaço de projeto de processadores combinados com aceleradores reconfiguráveis
(Universidade Federal do Rio Grande do Norte, 2021-02-05) Lopes, Alba Sandyra Bezerra; Pereira, Mônica Magalhães; Canuto, Anne Magaly de Paula; ; http://lattes.cnpq.br/1357887401899097; ; http://lattes.cnpq.br/5777010848661813; ; http://lattes.cnpq.br/2530210583057739; Beck Filho, Antônio Carlos Schneider; ; http://lattes.cnpq.br/5446996798632062; Kreutz, Márcio Eduardo; ; http://lattes.cnpq.br/6374279398246756; Araújo, Silvio Roberto Fernandes de; ; http://lattes.cnpq.br/5111916887378777
A cada ano aumenta-se a demanda por recursos computacionais das aplicações que executam em sistemas embarcados. Para atender a essa demanda, os projetos desses sistemas combinam componentes diversificados, resultando em plataformas heterogêneas que buscam balancear o poder de processamento com o consumo de energia. Os aceleradores reconfiguráveis se apresentam como uma alternativa cada vez mais frequente para atender a essas demandas. Entretanto, uma questão chave no projeto de aceleradores reconfiguráveis (RAs) acoplados a processadores de propósito geral (GPPs) é quais componentes combinar para atender ao desempenho esperado ao custo de área e potência adicionais. Realizar uma vasta exploração do espaço de projeto permite mensurar previamente o custo dessas plataformas antes da fase de fabricação. Entretanto a quantidade de possibilidades de soluções a serem avaliadas cresce de maneira exponencial e avaliar todas as soluções e ainda atender ao time-to-market é uma tarefa inviável. Neste trabalho, é apresentada FRiDA (do inglês Predictive tool for Fast DSE of Processors combined with Reconfigurable Accelerators), uma ferramenta de predição para acelerar a exploração de espaço de projeto de sistemas que usam aceleradores reconfiguráveis. A ferramenta proposta utiliza aprendizado de máquina e através da simulação de um subconjunto do espaço de projeto em um simulador de alto nível, modelos de regressão são treinados para predizer os custos de novas configurações arquiteturais não simuladas. Diferentes modelos de regressão foram considerados para serem usados por FRiDA, e os modelos baseados em comitês de regressores, em particular o modelo Gradient Boosting, apresentaram os melhores custo-benefícios quando considerados aspectos como acurácia e taxa de predições por segundo. No estudo de caso utilizado para validação da ferramenta, foi possível alcançar taxas de erro de predição abaixo de 3,5% quando os resultados foram comparados a um simulador de alto nível, e realizar mais de 6.000 predições por segundo, sendo possível percorrer o espaço de projeto investigado que continha mais de 100.000 configurações arquiteturais em menos de 30 segundos. FRiDA possibilita ainda que o projetista defina quais aspectos do projeto deseja otimizar, além de permitir a inclusão de novos aspectos. E assim, permite explorar milhares de configurações arquiteturais e encontrar soluções de alta eficiência com uma baixa taxa de erro de predição. FRiDA permite ainda acoplar uma heurística multiobjetiva, e entrega rapidamente ao projetista soluções que satisfaçam a um ou a múltiplos aspectos conflitantes do projeto.
Projeto e implementação de um acelerador de arquitetura reconfigurável
(Universidade Federal do Rio Grande do Norte, 2019-06-10) Silveira, Ronaldo de Figueiredo; Pereira, Monica Magalhães; Kreutz, Márcio Eduardo; Lopes, Alba Sandyra Bezerra
Na área da Ciência da Computação desempenho é uma característica buscada com afinco tanto em software quanto em hardware. Para tal, são realizados estudos de estruturas de dados, heurísticas, metaheurísticas, atualizações de linguagens, compiladores e softwares que buscam a melhoria do desempenho no nível lógico. Além dessas, também existem, no campo, atualização, pesquisa e desenvolvimento de hardware cada vez mais eficiente. Diminuição do tamanho dos transistores, maior quantidade de núcleos e suporte a sistemas multithread são exemplos de avanços alcançados nessa área. Também, nessa visão, foi criado o Array Reconfigurável, um acelerador que utiliza o paradigma de arquiteturas reconfiguráveis. Tal array consiste em uma série de unidades lógicas e aritméticas (ULAs), multiplicadores e unidades de acesso à memória paralelizados, com o intuito de tornar a execução de diversos tipos de aplicações mais eficiente. Neste contexto, esse trabalho consiste na pesquisa, projeto e implementação de um Array de Arquitetura Reconfigurável, para a aceleração da execução de aplicações de propósito geral, utilizando a linguagem de descrição de hardware VHDL para a simulação do sistema criado. Serão investigadas diferentes arquiteturas do acelerador, em seguida, será proposto um projeto arquitetural que será implementado, validado e testado
SONNE - Projeto de SDNoC para MPSoCs heterogêneos
(Universidade Federal do Rio Grande do Norte, 2019-06-10) Silva, Raul Silveira; Pereira, Monica Magalhães; Kreutz, Márcio Eduardo; Lopes, Alba Sandyra Bezerra
Sistemas em Chip Multiprocessados (MPSoCs) são sistemas computacionais compostos por vários núcleos de processamento e agrupados em uma única pastilha de silício. A possibilidade de construir sistemas desse tipo ocorre devido a miniaturização do transistor, causada principalmente pela evolução na tecnologia de fabricação dos circuitos integrados. Os MPSoCs permitem que uma aplicação possa ser executada de forma mais rápida através da distribuição de tarefas (segmentos da aplicação que podem ser executados simultaneamente) entre os seus núcleos de processamento. Contudo, essas tarefas geralmente trocam informações entre si e, para isso, necessitam de um meio de comunicação. As redes-em-chip (NoCs) são exemplos de arquiteturas de comunicação utilizadas para esse objetivo. As NoCs são capazes de melhorar a comunicação entre os núcleos devido a sua natureza arquitetural, disponibilizando caminhos alternativos para troca de informação. Nas NoCs convencionais, é comum o uso de algoritmos de roteamento determinísticos que definem uma rota única para a comunicação, pois são melhores para evitar problemas de concorrência como deadlock e simples para serem integrados aos roteadores. Entretanto, o uso de rotas determinísticas pode causar um forte congestionamento na rede. Um outro paradigma de NoC é o paradigma de redes-em-chip definidas por software (SDNoCs), onde o roteamento é feito em software por um núcleo gerente capaz de construir e desconstruir circuitos virtuais, de forma a estabelecer uma comunicação entre os núcleos. Isso permite o uso de algoritmos de roteamento adaptativos e que também possam evitar deadlocks, pois o núcleo gerente conhece todo o comportamento da rede. Este trabalho descreve a proposta e implementação de uma SDNoC e apresenta uma investigação do comportamento ao intensificar o tráfego das mensagens trocadas entre os núcleos de processamento. Além disso, também é feita uma comparação com uma NoC convencional.
Técnicas de tolerância a falhas em perceptron multicamadas baseado em FPGA - estudo de caso: salve todas
(Universidade Federal do Rio Grande do Norte, 2024-05-31) Ribeiro, Maria Fernanda Cabral; Pereira, Mônica Magalhães; http://lattes.cnpq.br/5777010848661813; http://lattes.cnpq.br/3171119836039554; Canuto, Anne Magaly de Paula; http://lattes.cnpq.br/1357887401899097; Lopes, Alba Sandyra Bezerra; Kastensmindt, Fernanda Gusmão de Lima
O conceito de tolerância a falhas caracteriza-se como a capacidade de um sistema de manter sua correta operação mesmo após a ocorrência de falhas. Esta área de estudo surgiu na década de 1950, voltada para lidar com faltas em equipamentos militares e aeroespaciais que atuavam em ambientes hostis e/ou remotos, e desde então tem se mostrado um campo de estudos proeminente, em especial, com a popularização do uso de computadores e sistemas embarcados. É neste campo de pesquisa que se encontra o objeto de estudo deste trabalho: a aplicação de técnicas de tolerância a falhas em uma Rede Neural Artificial de arquitetura Perceptron Multicamadas (MLP) embarcada em FPGA. A rede MLP em questão compõe um sistema voltado para a segurança de mulheres que tem como objetivo identificar, através da rede MLP, possíveis situações de risco para as usuárias. Para tanto, o sistema conta com sensores de sinais vitais, movimentos bruscos e geolocalização que fornecem informações sobre a situação atual da usuária. Uma vez que a Rede MLP desempenha um papel crítico na identificação das situações de risco, faz-se necessária a aplicação de técnicas voltadas para o aumento da sua confiabilidade, visando uma maior segurança para a usuária. Assim sendo, este trabalho analisa os ganhos e impactos da aplicação de três técnicas de tolerância a falhas combinadas na MLP embarcada. As técnicas utilizadas incluem: o refinamento dos pesos e vieses dos neurônios das camadas de processamento da rede; alterações na arquitetura da MLP, envolvendo a remoção de neurônios ocultos menos sensíveis à falhas e a duplicação de neurônios ocultos mais sensíveis a falhas (técnica esta conhecida como Augmentation); e a Redundância Modular Tripla dos neurônios das camadas de entrada e de saída da rede. Os resultados obtidos com a aplicação das três técnicas mencionadas contribuíram para ganhos expressivos na confiabilidade geral do sistema. Destacam-se as vantagens da aplicação das técnicas de forma combinada, maximizando assim as melhoras em Confiabilidade para o sistema. Além disso, chama atenção também as vantagens da aplicação das técnicas de Refinamento dos Pesos e Vieses da Rede MLP e de Remoção de Neurônios Ocultos menos sensíveis a falhas, uma vez que estas técnicas não agregam custos adicionais ao projeto e, no caso da técnica de Remoção, ainda traz melhoras de processamento e latência do sistema.

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